- 產品詳情
CPLD 2.5K 門 128 宏單元 62.5MHz 5V 84針 PLCC封裝
特性：
■先進的多陣列矩陣(MAX) 5000架構結合了PAL器件的速度和易用性以及可編程門陣列的密度
■全系列高性能，可擦除的CMOS EPROM epld，適用于從快速28引腳地址解碼器到100引腳LSI定制外設的設計
■600 ~ 3750個可用門(見表1)
■快速，15ns組合延遲和83.3 mhz計數器頻率
■可配置擴展產品項分布，允許在單個宏單元格中超過32個產品項
■28至100引腳可在DIP, j引腳，PGA, SOIC，和QFP封裝
■可編程寄存器提供D、T、JK和SR觸發器功能，具有單獨的清晰、預設和時鐘控制
■保護專有設計的可編程安全位
■軟件設計支持，以Altera的MAX+PLUS II開發系統為特色，支持基于486或pentium的pc, Sun SPARCstation, HP 9000系列700和IBM RISC system /6000工作站
介紹MAX 5000 epld的功能描述，其架構特點如下:
■邏輯陣列塊
■宏單元
■時鐘選項
■擴大產品條款
■可編程互連陣列
■I/O控制塊
MAX 5000架構基于連接高性能、靈活的邏輯陣列模塊(稱為邏輯陣列塊(lab))的概念。多個實驗室通過可編程互連陣列(PIA)連接，PIA是由所有I/O引腳和macrocell饋送的全局總線。除了這些基本元素之外，MAX 5000架構還包括8到20個專用輸入，每個輸入都可以用作高速通用輸入。另外，一個專用輸入可以用作寄存器的高速全局時鐘
產品技術規格:
| EU RoHS | Supplier Unconfirmed |
| ECCN (US) | EAR99 |
| Part Status | Obsolete |
| Automotive | No |
| PPAP | No |
| Program Memory Type | EPROM |
| Number of Logic Blocks/Elements | 8 |
| Number of Macro Cells | 128 |
| Product Terms | 32 |
| Device System Gates | 2500 |
| Data Gate | No |
| Maximum Number of User I/Os | 68 |
| In-System Programmability | No |
| Programmability | Yes |
| Reprogrammability Support | No |
| Programmable Type | UV Erasable |
| Maximum Internal Frequency (MHz) | 50 |
| Maximum Clock to Output Delay (ns) | 14 |
| Maximum Propagation Delay Time (ns) | 25 |
| Individual Output Enable Control | No |
| Minimum Operating Supply Voltage (V) | 4.75 |
| Maximum Operating Supply Voltage (V) | 5.25 |
| Typical Operating Supply Voltage (V) | 5 |
| Minimum Operating Temperature (°C) | 0 |
| Maximum Operating Temperature (°C) | 70 |
| Supplier Temperature Grade | Commercial |
| Tradename | MAX |
| Mounting | Surface Mount |
| Package Height | 3.81 |
| Package Width | 29.31 |
| Package Length | 29.31 |
| PCB changed | 84 |
| Standard Package Name | LCC |
| Supplier Package | PLCC |
| Pin Count | 84 |
| Lead Shape | J-Lead |
